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삼성전자, EUV 활용한 차세대 D램 개발 프로젝트 '박차'

(서울=뉴스1) 장은지 기자 | 2018-06-15 07:00 송고

삼성전자 D램 이미지. (삼성전자 제공)© News1


D램 세계 1위로 사상 최대 실적을 내고 있는 삼성전자 메모리반도체 사업이 EUV(극자외선) 노광장비를 이용한 D램 개발을 진행 중이다. D램 양산에서 EUV를 적용하는 것은 늦어도 2020년 16나노(nm) 공정을 목표로 하고 있지만, 이를 17나노 공정으로 앞당겨 일부 적용하는 방안도 거론된다.

15일 업계에 따르면, 삼성전자는 차세대 D램 양산에 EUV를 적용해 생산효율을 높이기 위한 프로젝트를 가동 중이다. 삼성전자 고위관계자는 "EUV를 적용한 차세대 D램 개발이 잘 진행되고 있다"며 "구체적인 양산 시기는 밝힐 수 없다"고 말했다.

EUV 활용 양산은 반도체 미세화(Scaling)의 가장 큰 '변곡점'으로 꼽힌다. 10나노대에 접어든 반도체 미세화의 한계가 뚜렷하기 때문에, 반도체업계가 직면한 기술적 난제들을 극복하려면 기존까지 해온 '멀티 패터닝' 방식으로는 제한적이기 때문이다. 반도체업계에서 10나노급은 기존 노광기술(ArF)로는 넘기 어려울 것으로 여겨져 왔다.

삼성이 '마의 벽'을 넘어선 데는 사중 포토 노광 기술(Quadruple Patterning Technique, QPT) 등 신기술의 힘이 컸다. 반도체를 만들려면 웨이퍼 위에 얇고 강력한 레이저 빛으로 초미세 회로를 그리는 포토 공정을 거쳐야 한다. 웨이퍼 위에 전자 회로를 (사진 찍어내듯) 그린다고 해 '포토'라는 이름이 붙여졌다. QPT는 단 한 번의 포토 공정으로 초미세 패턴을 네 배 많이 만들어낼 수 있는 기술이다. 삼성전자는 미세공정의 한계를 극복하기 위해 업계 최초로 이 QPT를 D램 공정에 구현했다. 

그러나 공정이 늘어나 복잡해지면서 원가가 상승하는 QPT 방식은 이제 한계에 직면했다. 극미세 공정에서는, 트랜지스터의 크기를 미세화 하더라도, 소자간 간격이 좁아지면서 소자간 연결을 위한 메탈의 저항 (RC delay) 이 커지고, 발열문제도 발생했다. 천문학적 비용을 투입해 반도체 미세화를 더 진행한다고 해서 혁신적 기능 향상을 담보할 수 없는 단계에 다다른 것이다. 현재로선 EUV라는 고가의 장비 사용이 대안으로 평가된다. EUV는 네덜란드의 ASML이 독점 생산하는데 장비 1대당 2000억원에 이른다. EUV는 빛의 파장이 13.5nm로 기존 ArF (193nm)보다 작아 더 미세한 반도체 회로를 만들 수 있다. 

D램에 EUV를 적용하는 것이 워낙 까다로운데다, 처음 도전하는 난이도가 높은 공정이라 삼성전자의 EUV 활용 D램 양산 수율이 얼마나 나오게 될지 업계가 촉각을 곤두세우고 있다. 

반도체업계 관계자는 "멀티패터닝에서 흔히 보이는 인접패턴간 속도 차이를 조정해주는 기술이 필요하다"며 "굉장히 어려운 장비였던 EUV가 지난 3년여간 많은 진보를 보였고 대부분의 반도체 회사들이 EUV를 쓰기로 결정하고 있다"고 말했다.

삼성전자는 파운드리 사업에서 이미 7나노 로직 공정에 EUV를 쓰고 있다. 인텔과 TSMC 등도 7나노 공정부터 EUV 사용을 결정했다. SK하이닉스도 D램에서 2019년 이후 1z(10나노대 초반) 공정부터 일부 활용할 계획이라고 밝힌 바 있다.


seeit@