반도체 난제 '10㎚이하 초미세회로 패턴 제작' 풀렸다

(서울=뉴스1) 김현아 기자 = 국내 연구팀이 반도체 용량을 획기적으로 증가시킬 수 있는 '5㎚급 반도체 초미세회로 패턴 제작기술'을 개발했다. 그동안 난제로 여겨졌던 '10㎚ 이하 초미세회로 패턴 제작'을 해결한 것으로 앞으로 극초소형 반도체 제작에 기여할 것으로 보인다.

이번 연구는 미래창조과학부에서 지원하는 기초과학연구원의 김상욱 KAIST 교수팀과 글로벌프론티어사업의 권세훈 부산대학교 교수팀이 공동으로 수행했다. 연구결과는 재료과학분야 국제학술지인 어드밴스드 펑셔널 머티리얼즈 4월6일 온라인판에 게재됐다.

1947년 벨 연구소에서 트랜지스터가 개발된 후 반도체 칩의 집적도는 18개월마다 2배로 증가한다는 무어의 법칙에 따라 발전해왔다. 이는 광리소그래피 공정의 지속적인 발전이 뒷받침되면서 충실히 지켜져 왔다.

하지만 광리소그래피 공정으로 20㎚ 이하의 미세회로 패턴을 제작하는 경우 기술의 한계로 여러 문제점을 나타냈다. 이에 새로운 나노패턴 제작기술들이 개발됐으며 특히 분자자기조립 현상을 이용한 나노구조에 대한 연구가 전 세계적인 관심을 받았다.

문제는 이 기술 또한 10㎚ 이하의 패턴으로 제조하면 종횡비가 매우 낮아 실제 반도체 미세회로 패턴 형성을 위한 마스크(반도체에 전자회로를 일정하게 그려넣기 위한 틀)로 적용하기에는 한계가 있다는 점이다.

연구팀은 이러한 문제점을 해결하기 위해 복잡한 3차원 구조에서도 뛰어난 두께 단일도를 보이며 박막 증착온도가 낮고, 정밀한 두께 조절과 대면적 박막 증착이 가능한 원자층증착법을 활용했다.

연구팀은 블록공중합체의 자기조립현상을 이용해 10㎚ 크기로 정렬된 패턴을 대면적으로 형성한 후 이종소재 간의 인터페이스 특성 제어를 통해 5㎚ 두께의 매우 얇고 평탄한 산화알루미늄층을 원자층증착법으로 형성했다.

이어 선택적 제거를 통해 최종적으로 5㎚의 산화알루미늄 초미세 패턴을 형성했다. 이를 마스크로 활용해 하부 기판에 패턴 전사가 이뤄짐을 확인했다.

이번 연구 성과는 반도체 미세회로 패턴 공정기술의 난제였던 5㎚ 이하의 초미세 패턴을 형성하는 데 성공한 것이다. 실제 반도체 나노소자공정을 비롯해 다양한 분야에서 요구되는 5㎚ 이하 크기의 기능성 나노 튜브 및 나노 선 제조에 활용될 것으로 보인다.

연구팀은 "현재까지 불가능이라 여겨졌던 10㎚ 이하의 반도체 제작을 가능하게 해 반도체 용량을 획기적으로 늘릴 수 있는 기술적 토대가 마련됐다"고 밝혔다.

hyun@news1.kr