삼성 회로 면적 최대 14%↓ SK하닉 주변회로 분리 제작…2나노 기술전쟁

(서울=뉴스1) 황진중 기자 = 반도체 성능과 전력 효율을 끌어올리는 기술 경쟁이 공정 미세화에서 회로 설계와 패키징 최적화로 확장되고 있다.

삼성전자(005930)는 국제전자소자학회(IEDM)에서 2나노미터(㎚) 공정과 회로 설계를 최적화해 회로 면적을 최대 14% 줄인 연구 성과를 공개한다. SK하이닉스(000660)는 메모리 주변 회로와 셀을 각각 최적화하고 소자부터 패키지·시스템까지 연결하는 '인공지능(AI) 메모리 플랫폼' 개발 방향을 제시한다.

30일 IEDM이 최근 공개한 기술 프로그램과 발표 초록에 따르면 삼성전자와 SK하이닉스는 오는 12월 12~16일 미국 샌프란시스코에서 열리는 학회에서 차세대 반도체 연구 성과와 개발 방향을 소개한다.

연구 초록에 따르면 삼성전자는 2㎚ 연구를 통해 칩 안에서 서로 다른 역할을 하는 회로의 특성에 맞춰 공정과 설계를 최적화했다.

엑시노스 2600에 적용된 삼성의 2㎚ 게이트올어라운드(GAA) 공정 플랫폼에서 추가적인 성능 개선 여력을 찾는 연구다. GAA는 전류가 흐르는 통로를 게이트가 사방에서 감싸 전류를 정밀하게 제어하는 트랜지스터 구조다.

연구진은 그래픽처리장치(GPU), 신경망처리장치(NPU), 효율형 중앙처리장치(CPU), 성능형 CPU를 대상으로 개선 효과를 평가했다.

연구 결과 설계 블록별 평가에서 기준 설계 대비 면적은 최대 14%, 동적 전력은 8%, 누설 전력은 최대 11% 줄었다. 최대 동작 주파수는 6% 높아졌다.

동적 전력은 회로의 신호가 전환되는 과정에서 소모되는 전력이다. 누설 전력은 트랜지스터가 꺼진 상태에서도 미세한 전류가 흘러 발생하는 전력 소모를 의미한다.

이번 연구는 2나노 공정 안에서 공정·소자·설계를 함께 최적화해 회로가 차지하는 면적과 전력 소모를 줄일 수 있는 가능성을 보여줬다.

삼성전자 연구진은 2㎚ 공정이 성숙해지는 과정에서 성능·전력·면적을 추가로 개선할 여지가 있다고 설명했다.

SK하이닉스는 IEDM에서 저장 셀의 미세화에만 의존하지 않고 주변 회로와 설계, 패키징, 시스템을 함께 최적화하는 AI 메모리 플랫폼 구상을 제시한다.

셀 미세화의 한계로 메모리 구조가 2차원에서 3차원으로 이동하면서 데이터를 읽고 쓰는 주변 회로 트랜지스터가 메모리 성능을 좌우하는 요소로 부상하고 있기 때문이다.

IEDM 프로그램에 따르면 손윤익 SK하이닉스 소자기술솔루션(DTS) 부사장은 기조연설에서 저장 셀과 주변 회로를 서로 다른 웨이퍼에서 제작한 뒤 결합하는 웨이퍼 본딩 기술을 소개할 예정이다.

셀 공정과 주변 회로 공정을 분리하면 각 영역에 맞는 공정을 적용할 수 있고, 주변 회로 트랜지스터 기술도 독립적으로 최적화할 수 있다는 장점이 있다.

HBM에서는 트랜지스터 성능뿐 아니라 칩 안팎으로 데이터를 전달하는 배선도 중요한 설계 요소다. 이현배 SK하이닉스 수석은 IEDM 숏코스 프로그램에서 HBM이 회로 블록 간, 칩 간, 시스템 간 연결 구조의 제약을 함께 해결해야 한다고 설명할 예정이다.

최새솔 한국전자통신연구원(ETRI) 반도체연구정책센터장은 "기술 발전을 통해 미세화의 한계를 계속 극복해 왔지만 비용 효율적으로 해결할 수 있는 여지는 점점 줄어들고 있다"며 "수율이 떨어지고 장비가 비싸지는 데다 공정 난도도 높아지면서 다른 방식으로 성능을 높일 수 있는 방법을 찾기 시작한 것"이라고 설명했다.

이어 "미세공정 기술 개발이 멈춘 것은 아니다"라며 "나노 수준에서 옹스트롬(서브 나노) 수준까지 미세화 기술 개발은 계속되고 있고 여기에 위로 쌓거나 옆으로 붙이는 첨단 패키징 기술을 병행해 요구 성능을 맞추고 있다"고 덧붙였다.

jin@news1.kr